【儀表網 產業報道】2月16日-20日，第72屆國際固態電路會議(IEEE International Solid-State Circuits Conference, ISSCC)在美國舊金山召開，集成電路科學與工程學院模擬與混合信號電路研究組在該會議上發表2篇學術論文。研究內容涉及模數轉換器(ADC)和時鐘參考源芯片。
 

　　論文一：A Fully Dynamic Noise-Shaping SAR ADC Achieving 120dB SNDR and 189dB FoMs in 1kHz BW.
 

　　該工作發表于2025年ISSCC會議的Noise-shaping and SAR-based ADCs分會場。集成電路學院2023級碩士生趙晗和2022級直博生張煊昊為論文共同第一作者，通訊作者為劉佳欣特聘研究員，電子科技大學為論文第一單位。
 

　　微瓦級功耗和千赫茲量級帶寬的高分辨率ADC在便攜式儀器、植入式設備和智能傳感器中有著廣泛的應用。面對此類需求，研究團隊提出了一系列創新措施，研制出一款全動態工作的低功耗高精度噪聲整形ADC芯片。該芯片采用動態原件匹配和誤差反饋混合的失配誤差整形方法，高效解決了DAC失配的問題；采用基于三電平開關策略的動態原件匹配技術，在解決電容失配的同時，將功耗降低了一半；采用基于懸浮放大器的積分器實現了全動態操作，消除了靜態功耗；采用全局斬波技術抑制低頻噪聲并進一步改善線性度。該ADC芯片實測達到了120.6dB的信噪失真比(SNDR)和132dB的無雜散動態范圍(SFDR)，這兩項指標均為目前學術界報道的最高水平；芯片整體功耗僅139.1μW，且功耗隨采樣率可等比縮放，Schreier FoM為189dB，達到了現有ADC芯片中最高的能效優值。
 

圖1 ADC系統架構圖
 

圖2 ADC芯片照片及其在ADC性能統計圖中的位置
 

　　論文二：A 0.4μW/MHz Reference-Replication-Based RC Oscillator with Path-Delay and Comparator-Offset Cancellation Achieving 9.83ppm/℃ from -40 to 125℃
 

　　該工作發表于2025年ISSCC會議的Analog Techniques分會場。集成電路學院2022級博士生劉悅多為論文第一作者，通訊作者為楊世恒研究員，電子科技大學為論文第一單位。
 

　　該工作研制出一款高精度高魯棒性RC時鐘參考源芯片。創新性地提出了一種基于參考源復制技術的比較器失調與路徑延時消除方案，解決了傳統開環RC振蕩器溫度與電壓穩定性較差的問題；集成動態功耗調節技術，提升了整體能量效率。該芯片采用65nm CMOS工藝，在0.8V的供電電壓下實現了高溫度穩定性(9.83 ppm/℃)，超低功耗(0.4 µW/MHz)和小面積(0.0085 mm2)。同時達到了目前RC振蕩器芯片最高的174dB溫度-功耗FoM和285dB功耗-抖動FoM。這一技術為物聯網，電子通訊等領域的時鐘芯片提供了新的解決方案。
 

圖3 本研究提出RC振蕩器的工作流程
 

圖4 本研究的芯片圖與面積功耗占比
 

　　國際固態電路大會(ISSCC)是國際集成電路領域的頂級會議，每年2月中旬在美國舊金山召開，是國際公認的規模最大、最權威的芯片設計領域學術會議，有著“芯片奧林匹克(Chip Olympic)”的美譽。歷史上入選ISSCC的論文都代表著當前全球頂尖水平，展現出芯片技術和產業的發展趨勢，許多集成電路領域里程碑式的發明與技術突破均在該會議首次發布。